網絡辦公| VGA線的工作原理

|發布日期: 2020-06-10 13:24:21    作者: 艾銻無限

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顯示與時序

通用VGA顯示卡系統主要由控制電路、顯示緩存區和視頻BIOS(Basic Input Output System即基本輸入輸出系統)程序三個部分組成。控制電路如圖1所示。控制電路主要完成時序發生、顯示緩沖區數據操作、主時鐘選擇和D/A(Digital to Analog即將數字信號轉換為模擬信號)轉換等功能;顯示緩沖區提供顯示數據緩存空間;視頻BIOS作為控制程序固化在顯示卡的ROM(Read-Only Memory即只讀存儲器)中。

VGA時序分析


通過對VGA顯示卡基本工作原理的分析可知,要實現VGA顯示就要解決數據來源、數據存儲、時序實現等問題,其中關鍵還是如何實現VGA時序。 VGA的標準參考顯示時序如圖2所示。行時序和幀時序都需要產生同步脈沖(Sync a)、顯示后沿(Back porch b)、顯示時序段(Display interval c)和顯示前沿(Front porch d)四個部分。幾種常用模式的時序參數如表1所示。

VGA時序實現


首先,根據刷新頻率確定主時鐘頻率,然后由主時鐘頻率和圖像分辨率計算出行總周期數,再把表1中給出的a、b、c、d各時序段的時間按照主計數脈沖源頻率折算成時鐘周期數。在CPLD中利用計數器和RS觸發器,以計算出的各時序段時鐘周期數為基準,產生不同寬度和周期的脈沖信號,再利用它們的邏輯組合構成圖2中的a、b、c、d各時序段以及D/A轉換器的空白信號BLANK和同步信號SYNC。

VGA參考時序


SRAM地址

主時鐘作為像素點計數脈沖信號,同時提供顯存SRAM的讀信號和D/A轉換時鐘,它所驅動的計數器的輸出端作為讀SRAM的低位地址。行同步信號作為行數計數脈沖信號,它所驅動的計數器的輸出端作為讀SRAM的高位地址。由于采用兩片SRAM,所以最高位地址作為SRAM的片選使用。由于信號經過CPLD內部邏輯器件時存在一定的時間延遲,在CPLD產生地址和讀信號讀取數據時,讀信號、地址信號和數據信號不能滿足SRAM讀數據的時序要求。可以利用硬件電路對讀信號進行一定的時序調整,使各信號之間能夠滿足讀SRAM和為DAC輸入數據的時序要求。


數據

如果VGA顯示真彩色BMP圖像,則要R、G、B三個分量各8位,即24位表示一個像素值,很多情況下還采用32位表示一個像素值。為了節省顯存的存儲空間,可采用高彩色圖像,即每個像素值由16位表示,R、G、B三個分量分別使用5位、6位、5位,比真彩色圖像數據量減少一半,同時又能滿足顯示效果。


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